ディープ・トレンチ・シリコン・エッチングの反応性イオン・エッチング・ラグを低減する方法

(57)【要約】 【課題】 大きなアスペクト比のＤＲＡＭにおいて、Ｄ Ｔの製造中に発生するＲＩＥラグを最小限に抑える方法 を提供すること。 【解決手段】 この方法は、基板の等方エッチングを防 止し、それによって基板中のＤＴのプロファイルと形状 を維持するのに必要な程度のパシベーション膜を形成す る。ここに記述したＲＩＥプロセスは、所定の深さを達 成するために、基板内にエッチングされた部分ＤＴを提 供する。このパシベーション膜は、ディープ・トレンチ の開口を塞ぐまでには至らない、ある特定の厚さまで成 長させる。代替方法では、パシベーション膜を非ＲＩＥ エッチング・プロセスで除去する。膜を除去する非ＲＩ Ｅプロセスは、フッ化水素酸（緩衝、または無緩衝）な どの化学薬品による湿式エッチングでもよく、あるい は、無水フッ化水素酸などの蒸気相および／または非イ オン化化学薬品を用いてもよい。膜厚の制御により、高 アスペクト比の構造用のＤＴの所定の深さを達成するこ とが可能となる。