Implementasi tapis digital finite impulse response (FIR) berbasis FPGA (Field Programmable Gate Arrays)

Tapis digital yang dirancang dan diimplementasikan adalah sebuah tapis digital pelewat frekuensi rendah tanggapan impuls berhingga (low pass filter, finite impulse response dengan metode penjendelaan Hamming. Penelitian dilakukan dengan tahapan : perancangan tapis pelewat frekuensi rendah FIR analog, perancangan tapis pelewat frekuensi rendah FIR digital, simulasi tapis digital hasil rancangan dan download dari rangkaian skematik ke dalam keping FPGA SPARTAN II. Implementasi koefisien pengali dibandingkan antara algoritma Paper and Pencils, algoritma Booth dan algoritma Bit Pair Recoding. Simulasi dilakukan dengan bantuan perangkat lunak ModelSim Xilinx Edition II versi 5.7c starter edition (MXE II v5.7c). Hasil simulasi yang telah benar kemudian implementasikan ke SPARTAN II FPGA yang ada pada papan XSA-100 dari XESS Corp. Hasil penelitian menunjukkan bahwa Implementasi koefisien pengali menggunakan algoritma bit pair recoding memiliki waktu tunda yang paling singkat dibandingkan dengan algoritma yang lain (booth dan Paper & Pencil). Penggunaan CLB dalam implementasi tapis digital ini adalah sebesar 2,67%. Prosentase kesalahan akibat pembulatan yang dilakukan dalam implementasi koefisien tapis digital relative kecil yaitu berkisar antara 0,236296% - 0,356472%. Digital filter that was designed and implemented is a finite impulse response (FIR) low pass digital filter with hamming windowing method. This research steps : design finite impulse response low pass analog filter, design finite impulse response low pass digital filter, digital filter simulation and downloading the result from simulation to the Xilinx Spartan II FPGA. Implementation of digital filter coefficient was compared between Paper & Pencils, Booth and Bit Pair Recoding algorithms. Simulation tool used in this research is ModelSim Xilinx Edition II ver 5.7c starter edition (MXE II v5.7c). The result of simulation is downloaded to the SPARTAN II FPGA that mounting on the XSA-100 Board from XESS Corp. The research result finding show that implementation of digital filter coefficient using Bit Pair Recoding have a shortest delay time according to the other algorithms ( booth and paper & Pencil ). The CLB that is used for implementation the filter is 2,67%. Error prosentation due to rounding in the implementation of digital filter coefficient is very small is about 0,236296% - 0,356472%.