셀프-캐스코드 구조를 이용한 ２단 연산 증폭기 회로

본 발명은 저전압 나노미터급 공정을 이용한 2단 연산증폭기 회로에 관한 것으로, 본 발명의 2단 연산 증폭기 회로에 있어서, 제1 입력 단자를 통하여 입력되는 제1 입력 신호와 제2 입력 단자를 통하여 입력되는 제2 입력 신호의 차동 입력 신호를 입력받고, 이에 따른 차동 출력 신호를 출력단을 통해 출력하기 위한 차동 입력단, 상기 차동 입력단의 출력단에 연결되는 능동 부하단, 직류 전압원이 연결되고, 바이어스(bias) 전류원이 연결되고, 상기 차동 입력단에 연결되고, 2단 연산 증폭기 회로의 출력 신호가 출력되는 출력단자에 연결되며, 바이어스(bias)를 위한 전류 거울단 및 상기 출력단자와 접지단 사이에 연결되고, 상기 차동 입력단의 출력단에 연결되는 공통소스 증폭단을 포함하되, 상기 차동 입력단이 셀프-캐스코드(self-cascode) 구조로 되어 있다. 본 발명에 의하면 단일 MOSFET을 이용하여 성능을 향상시키는 것보다 면적 증가 비율이 작기 때문에 제조 비용을 절감할 수 있는 효과가 있다.