Code à redondance cyclique pour liaison série haute-vitesse

La presente invention concerne un systeme et un procede de realisation de code a redondance cyclique (CRC) pour liaison serie haute-vitesse. Le systeme comporte un systeme de memoires d'interconnexion en cascade incluant un controleur de memoire, un concentrateur de memoires, et une liaison descendante. La liaison descendante, qui est en communication avec le controleur de memoire et le concentrateur de memoires, comporte au moins treize voix de signaux permettant de transmettre, du controleur de memoire au concentrateur de memoires, une trame de liaison descendante a transferts multiples. Une partie de la trame de liaison descendante comporte des bits CRC de liaison descendante permettant de detecter des erreurs affectant la trame de liaison descendante. L'invention concerne egalement les bits CRC de liaison descendante permettant de detecter au moins une defaillance de voie, ou au moins une defaillance de transfert, ou encore au moins un maximum de cinq erreurs de bits aleatoires.