Effiziente Simulation von Gateoxiddefekten auf Gatterebene mit Transistorlevel-Genauigkeit.

Die fortschreitende Skalierung integrierter Schaltungen fuhrt dazu, dass Verschleiserscheinungen wie Gateoxiddefekte immer mehr in den Fokus von Schaltungsdesignern geraten, da sie ein Ausmas erreichen, das die Lebensdauer dieser Schaltungen signifikant begrenzt. Um dieser Entwicklung Rechnung zu tragen, verwenden viele Tools, die oberhalb der Transistorebene angesiedelt sind, allerdings nur pauschale Erhohungen der Verzogerungszeit, um den Verschleis zu modellieren. Dieser Beitrag stellt daher einen Simulator vor, der Gateoxiddefekte ausgehend von Transistormodellen auf die Gatterebene ubertragt. Damit wird bereits nach der Synthese der Gatternetzliste eine genaue Abschatzung moglich, inwieweit Verschleiseffekte die Schaltung mit der Zeit beeinflussen. Daruber hinaus bietet der Simulator verschiedene Einstellungen der Fehlerverteilung und erstellt sowohl Berichte uber Spannungspegel aller Netze als auch Gatterbibliotheken, mit denen das Zeitverhalten analysiert werden kann. Als Ergebnis zeigt dieser Beitrag wie mit dem vorgestellten Ansatz effiziente Simulationen von Gateoxiddefekten auf Gatterebene durchfuhrbar sind. Damit kann das sich verandernde Verhalten (aufgrund von Alterung und Verschleis) eines Designs uber die Zeit modelliert werden. Die Ergebnisse belegen auserdem, dass die Genauigkeit der berechneten Werte die Qualitat von komplexeren Transistormodellen erreicht.