Instruction packet structure VLIW type processor and adapted to handle such packet of instructions

L'invention concerne un processeur comprenant : plusieurs unites de traitement (PU1-PU4) pour traiter en parallele plusieurs instructions elementaires (Pj) comprenant chacune une ou plusieurs syllabes (Pj[1 ], Pj[2]) ayant chacune un rang dans l'instruction elementaire, et un circuit d'entree (INC, INC') configure pour recevoir un paquet d'instructions (IW) comprenant plusieurs instructions elementaires, et pour transmettre aux unites de traitement toutes les syllabes de premier rang (Pj[1 ]) des instructions elementaires du paquet d'instructions avant des syllabes de second rang (Pj[2]) des instructions elementaires du paquet d'instructions, les syllabes de meme rang etant ordonnees entre elles en fonction de l'unite de traitement a laquelle chaque syllabe est destinee.