Dispositif de memoire synchrone multi-modes et procede de fonctionnement et d'essai de ce dispositif

L'invention concerne un dispositif de memoire a semi-conducteur synchrone pouvant fonctionner en mode normal et en mode alternatif. Ce dispositif a semi-conducteur comporte un bus de commande permettant de recevoir une pluralite de signaux d'entree captures de maniere synchrone, et une pluralite de bornes d'entee asynchrone permettant de recevoir une pluralite de signaux d'entree asynchrones. Le dispositif comprend egalement une entree d'horloge permettant de recevoir un signal d'horloge externe sur celui-ci, ce dispositif etant specifie par le fabricant pour fonctionner en mode normal au moyen d'un signal d'horloge externe presentant une frequence superieure ou egale a une frequence minimale predeterminee. Un circuit d'horloge de boucle a retard de phase interne (DDL) est relie a la borne d'entree d'horloge, et reagit en mode de fonctionnement normal pour reagir au signal d'horloge externe, afin de generer au moins un signal d'horloge interne. Le circuit de commande du dispositif reagit a une sequence predeterminee de signaux asynchrones appliques aux bornes d'entree asynchrones du dispositif pour placer le dispositif en mode alternatif de fonctionnement, dans lequel le circuit d'horloge interne est desactive, de sorte que le dispositif peut fonctionner en mode alternatif en faisant appel a un signal d'horloge externe presentant une frequence inferieure a la frequence minimale predeterminee. Le mode alternatif de fonctionnement permet de faciliter l'essai du dispositif a une vitesse inferieure a la frequence minimale specifiee pour le mode de fonctionnement normal.