Contribución al diseño de arrays VLSI con paralelismo de grano fino

En esta tesis se establece un conjunto de criterios de diseno de arrays sistolicos o segmentados en FPGAS y standard cells, dos tecnologias VLSI caracterizadas por el alto grado de automatizacion en el proceso de particionado, emplazamiento y rutado. Se analizan los principales parametros que intervienen en la construccion de estos circuitos y sus limitaciones de caracter general, demostrandose la influencia central de la red de interconexion y la profundidad de logica sobre las demas caracteristicas del Array. Se determinan los principales compromisos en velocidad, area, consumo y tipo de comunicacion, desarrollandose una metodologia de caracterizacion y analisis aplicable a otras tecnologias. Se demuestra la eficacia de un enfoque basado en modificaciones a nivel arquitectural y layout como metodo para reducir el consumo de potencia. Se resuelve la controversia sincrono-autotemporizado y se determinan los limites de la sincronizacion clasica para el estado del arte de las tecnologias utilizadas. Se analiza la tecnica Wave Pipeline en FPGA