A Test Approach for Look-Up Table Based FPGAs

这篇论文在 FPGA (现场可编程门阵列) LUT (在表格上面的看) 的测试为测试配置的最小的数字描述测试体系结构。当它为形成切割(在测试下面的电路) 的 LE (逻辑元件) 正在产生测试数据时，测试体系结构包括被测试的 TPG (测试模式生成器) 。这个计划为交换在切割， TPG 和口(产量反应分析器) 之间的 LE 并且不得不执行 FPGA 的许多更多的重构消除需要。一张外部口在测试下面定位 FPGA 的差错。Inaddition 到 LUT，一个计划为测试 LE 的另外的部分被介绍。与另外的方法相比，介绍计划为它的 LUTtesting 使用 FPGA 的重构的最少的数字。