CMOS 회로의 공정 변이를 고려한 누설전류 모델링 및 측정

CMOS의 공정이 미세화 되어가며 UDSM의 시대에 접어들었다. 회로는 성능이 향상되었으나 누설전력의 소모도 그 비율이 점점 증가하고 있다. 이것은 휴대용 기기의 발전과 함께 중요한 문제로 부각되고 있다. 본 논문에서는 그 중에서 누설전력의 예측에 초점을 두고 있다. 먼저 CMOS 트랜지스터의 크기가 줄어들면서 공정 변이는 누설전력에 점점 더 많은 영향을 미치고 있으므로, 공정 변이를 고려한 확률적 누설전류 측정 방법을 제안한다. 제안된 방법은 트랜지스터에서 흐르는 누설전류에 대한 모델을 보다 정확하게 함으로써 회로의 전체 누설전류를 구하는데 정확성을 높였다. 전체 회로의 누설전류를 구할 경우에는 스택효과를 고려하였으며, 효율적인 계산을 위해 윌킨슨의 방법을 이용했다. 실험은 TSMC 65 ㎚ 공정 파라미터를 이용하여 여러 표준 셀과 ISCAS 회로 C17에서 수행했다. 결과는 기존의 모델링 방법, 몬테카를로 방법과 비교하였다. 기존의 모델링 방법에 비해 평균은 비슷한 수준의 오차를 보였으나, 표준 편차에 대해서는 30%가량 향상된 결과를 보여주었다. 몬테카를로와 평균 오차는 평균에서 2.63%, 표준 편차에서 0.75% 정도로 정확성을 보장할 수 있었다.