Réalisation et caractérisation de transistors MOS à base de nanofils verticaux en silicium

Afin de poursuivre la reduction d'echelle des transistors MOS, l'industrie des semiconducteurs a su anticiper les limitations de la miniaturisation par l'introduction de nouveaux materiaux ou de nouvelles architectures. L'avenement des structures a triples grilles (FinFET) a permis de maitriser les effets canaux courts et poursuivre les efforts de miniaturisation (nœud technologique 14 nm en 2014). Le cas ultime pour le controle electrostatique de la grille sur le canal est donne par une grille entourant totalement le canal du dispositif. A cet effet, un transistor a nanofil a grille entourante est considere comme la structure la plus adaptee pour les nœuds technologiques en dessous de 7 nm. Au cours de cette these, un procede de realisation large echelle de transistors MOSFET miniaturises a base de nanofils verticaux en silicium a ete developpe. Tout d'abord, les nanofils verticaux ont ete realises par une approche descendante via le transfert par gravure d'un masque de resine en Hydrogene Silsesquioxane (HSQ), realise par lithographie electronique a basse tension d'acceleration. Une strategie de dessin inedite dite "en etoile " a ete developpee pour definir des nanofils parfaitement circulaires. Les nanofils en Si sont obtenus par gravure plasma puis amincis par oxydation humide sacrificielle. Ce procede permet d'obtenir des nanofils verticaux en Si avec des parois parfaitement anisotropes, une parfaite reproductibilite et un rendement maximal. L'implementation des MOSFETs sur les reseaux nanofils a ete effectuee par l'ingenierie successive de couches minces nanometriques (conductrices et dielectriques). Dans ce cadre, un procede innovant de realisation de couches d'isolations en HSQ par gravure chimique controlee a demontre une excellente planeite associee a une rugosite de surface inferieure a 2 nm. Enfin, un procede utilisant la photolithographie UV conventionnelle a ete developpe pour realiser le transistor de longueur de grille nanometrique. Ces dispositifs ont demontre d'excellentes performances electriques avec des courants de conduction superieurs a 600 µA/µm et une excellente maitrise des effets de canaux courts (pente sous le seuil de 95 mV/dec et DIBL a 25 mV/V) malgre l'extreme miniaturisation de la longueur de grille (15 nm). Enfin, nous presentons une premiere preuve de concept d'un inverseur CMOS a base de cette technologie a nanofils verticaux.