Red de Procesadores Evolutivos para solucionar el Problema de los Tres Colores. Implementación en Hardware

En este trabajo se disena una Red de Procesadores Evolutivos (NEP) para solucionar el Problema de los Tres Colores. Para obtener el resultado, se utilizo como recurso de Hardware un FPGA. El objetivo principal de este trabajo, es demostrar la factibilidad de la implementacion fisica de algoritmos paralelos para solucionar problemas NP ? Completos. Con esta implementacion se logra que la ejecucion de la solucion al problema se haga de forma fiable, rapida y eficaz. El proyecto fue desarrollado usando la herramienta ISE 12.1 de Xilinx, utilizando como lenguaje de descripcion de hardware al VHDL. Para la simulacion se utilizo la herramienta ISim 12.1, tambien de Xilinx. Los resultados fueron probados utilizando la plataforma Atlys Board de la compania Digilent la cual contiene un FPGA Spartan-6 LX45, tambien de Xilinx. Se muestran imagenes de la herramienta empleada, del Kit de Pruebas, asi como de la simulacion realizada y una tabla con los datos que demuestran que la implementacion de este algoritmo complejo utilizo muy pocos recursos del FPGA empleado. ABSTRACT In this paper, a Network of Evolutionary Processors (NEP) is implemented, to solve the problem of the three colors. To achieve implementation, it was used as an FPGA hardware resource. The main objective of this work is to demonstrate the feasibility of the physical implementation of parallel algorithms to solve problems NP - complete. With this implementation is achieved that the implementation of the solution to be made reliably, quickly and efficiently. The project was developed using the Xilinx ISE 12.1 tool, using hardware description language to VHDL. For the simulation tool was used ISim 12.1, also from Xilinx. The results were tested using the platform Atlys Board Company which contains a Digilent Spartan-6 LX45 FPGA, Xilinx also. Images of the tool used, the Test Kit and simulation performed and a table of data showing that the implementation of this complex algorithm used very few FPGA resources used are shown.