리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법

본 발명은 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 제1 접합영역 및 제2 접합영역을 정의하는 소자분리막을 포함하는 기판, 상기 기판 내에 매립된 워드라인, 상기 기판 상에서 상기 워드라인과 교차하는 비트라인, 상기 기판과 상기 비트라인 사이에 배치되어 상기 제1 접합영역과 전기적으로 연결된 제1 전기적 연결부, 그리고 상기 비트라인의 측면에 배치되어 상기 제2 접합영역과 전기적으로 연결된 제2 전기적 연결부를 포함한다. 상기 기판은 상기 제1 접합영역 및 상기 소자분리막이 리세스되어 정의되고 상기 제1 전기적 연결부가 배치되는 콘택홀을 포함한다. 상기 제1 접합영역의 상면은 상기 콘택홀의 바닥면 아래로 리세스된다.