Conception d'une architecture journalisée tolérante aux fautes pour un processeur à pile de données

Dans cette these, nous proposons une nouvelle approche pour la conception d'un processeur tolerant aux fautes. Celle-ci repond a plusieurs objectifs dont celui d'obtenir un niveau de protection eleve contre les erreurs transitoires et un compromis raisonnable entre performances temporelles et cout en surface. Le processeur resultant sera utilise ulterieurement comme element constitutif d'un systeme multiprocesseur sur puce (MPSoC) tolerant aux fautes. Les concepts mis en œuvre pour la tolerance aux fautes reposent sur l'emploi de techniques de detection concurrente d'erreurs et de recouvrement par reexecution. Les elements centraux de la nouvelle architecture sont, un cœur de processeur a pile de donnees de type MISC (Minimal Instruction Set Computer) capable d'auto-detection d'erreurs, et un mecanisme materiel de journalisation charge d'empecher la propagation d'erreurs vers la memoire centrale (supposee sure) et de limiter l'impact du mecanisme de recouvrement sur les performances temporelles. L'approche methodologique mise en œuvre repose sur la modelisation et la simulation selon differents modes et niveaux d'abstraction, le developpement d'outils logiciels dediees, et le prototypage sur des technologies FPGA. Les resultats, obtenus sans recherche d'optimisation poussee, montrent clairement la pertinence de l'approche proposee, en offrant un bon compromis entre protection et performances. En effet, comme le montrent les multiples campagnes d'injection d'erreurs, le niveau de tolerance au fautes est eleve avec 100% des erreurs simples detectees et recouvrees et environ 60% et 78% des erreurs doubles et triples. Le taux recouvrement reste raisonnable pour des erreurs a multiplicite plus elevee, etant encore de 36% pour des erreurs de multiplicite 8