Based on fpga chip multiplier

本发明涉及一种基于FPGA芯片的乘法器，包括：部分积产生器，由第一查找表实现，用于对乘数和被乘数中每一位分别进行与操作，获得n项部分积数据，其中，所述第一查找表根据乘数和被乘数中每一位分别进行与操作时，和所述被乘数相与的数据的位置而选定，使前述对乘数和被乘数中每一位分别进行与操作的所述第一查找表彼此相对移位，使得n项部分积数据彼此实现移位；累加器，由第二查找表实现，用于实现对所述n项部分积数据的累加处理，获得求和数据。 由此实现了利用FPGA芯片中的加法进位链来实现乘法的功能，而且基于最优二叉树构建的累加器的运用提高了整个FPGA芯片的运行效率。