Elektromagnetische Störfestigkeitsprobleme in integrierten Schaltungen aufgrund elektrostatischer Entladungen

Der vorliegende Beitrag beschaftigt sich mit elektromagnetischen Storfestigkeitsproblemen in Form von ,,Soft Failure“ in integrierten Schaltungen aufgrund von Storeinkopplungen in Ein- und Ausgangs-Padzellen aus den VDD Core und IO-Versorgungen im Bereich des Padframes. Als Testobjekt dient ein speziell entworfener Test-Chip in einer 180-nm-Technologie. Durch eine detaillierte Modellierung der Leitungen/Substrats des Test-ASIC mit entsprechenden RLC-Elementen konnen die jeweilige Messung mit einer Simulation verglichen und die Ergebnisse analysiert werden.