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Acemap > Paper > LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)

LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法(FPGA/設計事例,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)

2007 
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